我们当然希望LDO的输出准确、负载（电流）变化时能够快速响应。

像图2所示：

这是传统结构，该结构的响应时间受限于feedback loop delay反馈环路延迟，即，当负载电流从空载到重载时，Vout上被Iload下拉，反馈环路要工作，防止Vout继续下降，这段时间就是TR，叫做Load response time，这几个变量之间的关系表示为：

【资料图】

如图2(a)结构，我们常常要考虑环路的稳定性，从而限制了loop bandwidth，所以TR时间约1~3us。

保守设计decap电容1.46nF，△I为24mA，这么计算下来，要想△V在10mV以下，TR需要低于610ps。

-->10mV****的设计要求算是很苛刻了，比如我们实际上允许0.1V，那么TR计算约为6.1us。

我们看有哪些方式可以实现ultra-fast load regulation。

图3(a)原型来源于2005，Area-Efficient LinearRegulatorWith Ultra-Fast Load Regulation.

直接采用source follower（图1(a)）利用传输管M0源端的低阻抗特性达到fast load regulation，缺点是低电源电压下，VG的headroom不够。

图1(b)做了个charge pump提升输出NMOS管的栅压，这个M0R通路不去观测VOUT输出波形，load regulation只依赖于M0管的I-V曲线，90mV的△V对应于Imin和Imax比值约1:10.

这里又引用了1998 Embedded 5V-to-3.3V Voltage Regulator for Supplying Digital IC"s in 3.3V CMOS Technology。

你觉得****C1是什么作用？180pF。

比如这里要求输出最大偏差±300mV=600mV。包含两个部分1）control part; 2）输出的variation。分配给前者200mV，后者400mV。而输出400mV的偏差又来源于两个部分，首先是取决于M1尺寸的Vgs偏差，其次是输出OUT经M1的Cgs耦合后在VG上的偏差。

减小输出节点到M1栅端的coupling。

C1和M1占据了整个LDO的面积，C1做的越大，VG上的ripple就越小。M1就可以不用做的太大；

C1做的越小，VG偏差大，留给M1的Vgs余量小，也就是说M1就需要做很大了。

这里C1和M1的面积存在折中。

200uA的偏置电流Imin，100mA的负载电流Imax，400mV最差动态偏差（140°C），那么就需要W/L位14000um/0.5um, C1为180pF。这个时候M1的栅端VG电压为4.5V高压，不过没有关系，这是3.3V的工艺。M1采用最小尺寸，工作在Weak inversion区，最大化gm/I。The typical large-signal output resistance for these dimensions is about 3Ω。

这篇文章handle the maximum specified peak load currents针对的是负载电流的“峰值”。我们都知道Peak load currents in digital circuits canbe much larger than the average current而峰值通常远远大于平均电流。

对于图4电流，需要一个start-up circuitis required for pre-charging VG in order to initialize circuit operation.启动电路来初始化输出。

为什么使用Replica Feedback？

不直接去sense输出电压，而是复制了一个通路。版图上，the replica transistor is located at the center of the output power transistor array.

"Replica"通路保证输出工作在dc工作点附近，保证环路不直接受负载电流影响。

从图5看出来，使用"replica"通路，纹波改善了一半。

这种结构的设计要点还包括：

再回到2005那篇paper，对super source follower结构的输出阻抗的小信号分析，可以学习一下。

空载，偏置电流流过M4和M0，M2关断，M0管流过small bias current。

当负载电流增大，VOUT电压掉落，M4关断，电流流过M2的源端，拉低M0的栅端电压，使M0导通更多，电流从VIN到VOUT去补偿整个droop。

这里不考虑CDIE情况下，输出阻抗表现为单极点：

也就是说，the decoupling capacitor is not required to make the P-stage stable.

这里输出阻抗可以建模为电阻R和电感L的串联，其中：

我主要想讲的是图4，基于CMP比较器结构的REGULATOR。

在这里，the propagation delay of the comparator determines the load response time即，比较器的传播延迟决定了所谓的负载响应时间。

然后这里又讲了一个基于CMP结构的REG的缺点： self-generated output ripple。

从图4(a)和(b)，a fast comparator is desirable not only to achieve a small value of TR but also because of its effect on the output ripple.比较器速度越快，负载响应时间TR越快，输出节点纹波越小。

接下来说一下Distributed Regulator System。

比如在DDR3 I/O应用下，文章提取了Vout电源网络的RC模型，如果只使用一个REGULATOR，在最大负载电流下，IR****上的压降高到24mV。采用了分布式设计，这个IR drop可以将位2.4mV。分布式设计/布局的另一个好处：power dissipated in the passgates is more evenly spread across the chip。

当然，这种分布式设计也是有问题的，叫做Load Sharing Problems.

后面的就是提出解决方案，Dual-loop结构。

最后回到2018年的这篇针对于NAND里LDO设计的最新文章，可谓是非常有趣，而我只能读懂一点点。。。

输入电源电压2.3-3V，LDO**输出2.1V，20ns响应150mA负载电流，输出droop**为225mV。静态电流功耗81uA，片上输出电容2nF。

怎么去提高输出传输管栅端的SRgate?

要么费功耗ISR，要么减小Cgg，不好弄。。。

这里结合了基于AMP和基于CMP的LDO结构，提出了两者结合的设想：

单单采用基于AMP结构，只能增加Ibias电流了，如果不然，像图1(a)所示，Vout droop会很大；

单单采用基于CMP结构，虽然不存在稳定性问题，但是这个结构我们之前也从引用的文章里看出，他有自己固有的纹波；

两个结构结合，基于AMP结构工作在稳态，保证精度；基于CMP结构提供快速的响应速度，在steady state下并不work，所以不存在intrinsic output ripple了，如图3。

...In other words, CMP-based LDO assists AMP-based LDO to minimize ΔVoutonly during the transient state, in which AMP-based LDO does not yet regulate Vout...注意AMP和CMP工作区间以及这里△VREF。

虽然CMP在稳态时不工作，但是考虑到负载瞬态响应，我们需要把比较器的传播延迟降到最小，不然的话，△Vout又增大了。

重新给出the duration time from the point at which Vout drops to that at which it stops is calledthe response time of Vout...TR的表达式：

基于AMP结构的LDO，我们当然期望传输管的Vgate能降到一定电压，使MPa产生足够大的电流补偿Iload，Ipa快速的接近于Iload。

△Vgate是Mpa栅端的变化值。看图4(a)，TR=Tgate。

对图4(b)来说，TR取决于CMP的传播延迟和栅驱动电路gate driver。

Tdelay是ns级，比Tgate快多了。

△Vref****有什么用？

用来分立AMP和CMP的操作。

比如如果Vref_d和Vref_a非常接近，AMP和CMP同时工作，就会带来前面讲的intrinsic output ripple。为了防止CMP的self-oscillation，这里选择△Vref should be larger than the magnitude of transient output ripple in order to ensure that CMP does not respond to Vripple in the steady state...AMP和CMP基准电压比较点的差值△Vref至少大于输出的纹波Vripple。

图5是结构非常复杂的LDO整体图。

这种高端的方式怎么去确定△Vref****的值？这个值太大或太小有什么问题？

ICMP1取10uA，10uA电流通过7kΩ电阻，产生的压降是70mV；反之，开关全闭合后，电阻为0，见图5左下角表格。

图6告诉我们△Vref的calibration和AVC的实现方式。

1->首先，B[0]~B[2]默认值111，△VREF最大70mV，将AMP和CMP两种方式明显隔开；

2->△Vref calibration开始，Vref_d从最接近Vref_a的配置000开始，比较器开始bang-bang控制，△Vref控制单元去记Vcmp的震荡周期，每64个周期的下降沿产生一个短脉冲Vup。B[0]~B[2]呢，在Vup脉冲处加1，直至Vref_d离Vref_a够远，CMP环路不再工作，Vcmp的震荡也结束，这就是...the minimum value at which the operation of CMP-based LDO can be separated from that of AMP-based LDO in the steady state...两个环路基准电压比较点的最佳差距。

由于电源电压变化范围在2.3V~3V，Idig变化范围也很大。图5中的DPGC电路通过控制Mdig的尺寸大小提供不变的Idig电流。

图7给出DPGC实现线路：

2位ADC检测电源电压Vin水平，输出结果经温度编码控制Mdig的尺寸。

工作在CMP模式下的Mdig处于线性区，应用线性区的管子工作I/V关系式和VIN/VOUT值可以理论计算Mdig的尺寸。

按照修正的式(10)进行理论计算，跟仿真非常接近。